▲台積電推出5奈米設計架構的完整版本。（圖／達志影像）
記者周康玉／台北報導
台積電今（3）日宣布,在開放創新平台(Open Innovation Platform,OIP)之下推出5奈米設計架構的完整版本，包括技術檔案、製程設計套件、工具、參考流程、以及矽智財。透過此架構，將會加深客戶初期試產與送樣的基礎。
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台積電5奈米製程已進入試產階段，相較於7奈米製程，5奈米創新的微縮功能在ARM Cortex-A72的核心上能夠提供1.8倍的邏輯密度，速度增快15%，也產生出優異的SRAM及類比面積縮減。
台積電的5奈米設計架構包括5奈米設計規則手冊、SPICE 模型、製程設計套件、以及通過矽晶驗證的基礎與介面矽智財，並且全面支援通過驗證的電子設計自動化工具及設計流程。在業界最大設計生態系統資源的支持下，台積電表示，已經與客戶展開密集的設計合作，為產品設計定案、試產活動與初期送樣打下良好基礎。
台積電研究發展與技術發展副總經理侯永清表示，5奈米技術能夠提供客戶業界最先進的邏輯製程，協助他們解決人工智慧及5G所帶動對於更多運算能力的需求。
侯永清表示，在5奈米世代，設計與製程需要密切的共同最佳化，因此，公司與設計生態系統夥伴緊密的合作，以確保在客戶需要時能夠提供經由驗證的矽智財組合與電子設計自動化工具。台積電秉持著為客戶服務的精神，協助他們在首次投片即獲得成功，並且加速產品上市的時間。
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