▲立法院長游錫堃蒞臨「2022 SEMICON Taiwan國際半導體展」，認識崇越科技的半導體整合服務。（圖／崇越科技提供）
記者高兆麟／綜合報導
半導體及光電關鍵材料的整合服務廠崇越科技（5434）參展「2022 SEMICON Taiwan國際半導體展」，立法院長游錫堃15日也特別蒞臨，由崇越集團董事長郭智輝向游院長展示崇越半導體供應鏈整合服務方案，自半導體整合服務、前段晶圓製造至後段封裝測試的優勢商品，以及第三代半導體與5G應用。
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此外，崇越科技於上午技術發表會上發表「低孔隙率覆膜技術應用」與「巨量移轉銅柱」兩項創新技術，應用於半導體前中段的晶圓製造至後段封裝測試，提供低孔隙率覆膜技術及耐腐蝕的降孔隙應用材料，以及封裝製程中應用於基板或晶片上的高良率整列技術。
崇越科技發表應用於半導體先進製程零組件的低孔隙率覆膜方案（Low porosity coating technology for Semiconductor Parts），已長期與業界密切合作，提供完整的材料方案。
半導體先進製程設備中使用的製程氣體通常具腐蝕性，需特殊覆膜保護真空腔體壁面，避免侵蝕產生粉塵而影響良率，也因此覆膜技術的孔隙控制是至關重要的議題，應用技術將決定覆膜過程中產生的孔隙大小，影響真空腔體內部可能會產生的粉塵程度。
先進覆膜技術中的大氣電漿熔射法（Atmospheric Plasma Spray）、懸浮液體電漿熔射法（Suspension Plasma Spray）、氣溶膠沉積法（Aerosol Deposition），原子層沉積法（Atomic Layer Deposition）等覆膜技術，皆能降低覆膜中產生的孔隙，如何挑選適合的技術應用於零組件中是關鍵。
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此低孔隙率覆膜方案能提供小於3%的空隙率，甚至趨近於零孔隙，並根據不同的技術條件提供符合各種應用的性價比方案，且能夠降低覆膜產生的孔隙；封孔材料具「抗氣體侵蝕性」，也是材料補強、降低孔隙的參考重點。崇越科技提供覆膜技術使用的原料粉末或液態原料，已廣泛應用於半導體設備中，規格從微米等級乃至於奈米等級，原料種類為各式的稀土化合物等，依據客戶需求提供各種低孔隙覆膜產品支援以及客製化服務。
崇越科技也與日本FINECS合作，提出應用於半導體先進封裝的高精度Micro Pin材料方案。隨晶片整合技術高度發展，Micro Pin增加可用性，如：大尺寸封裝體結構性支撐柱、高輸入輸出密度（I/O）、小間距互連等技術使用。FINECS提供微小micro pin加工技藝，尺寸可達小於65 微米（um），滿足各封裝產品的對應尺寸。
封裝體上I/O採用機械加工而成的micro pin，需採用基板或晶片上的高良率整列技術。FINECS同步發表高精度整列設備方案，藉由專利技術導入排列製程，micro pin可在短時間內，達到大面積且巨量的整列，加速細間距封裝技術（fine pitch）的封裝產品問世，更可提供量產所需的高穩定性全方位解決方案。
FINECS積累長年生產經驗與自動化生產的技術，所生產的CPU用插針網格陣列（PGA）市場佔有率世界第一，並提供各種電子零件、汽車配件產品，藉由其模具、沖壓・成形、表面處理、組裝等先進技術，實行一條龍生產，並提供高精度的微小電子零件與精密零件加工方案。
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