聯電攜手智原 發表55奈米eFlash

▲聯電攜手智原,發表55奈米eFlash大降65%功耗矽智財。(資料照/記者高振誠攝)

記者高振誠/台北報導

聯華(2303)與ASIC設計服務領導廠商智原(3035)共同發表,於聯電55奈米低功耗嵌入式快閃記憶體(embedded flash eFlash)製程的基礎矽智財元件庫(cell library)、記憶體編譯器(memory compiler),以及關鍵介面IP等。這套完整55奈米eFlash解決方案,可同時滿足市場對低功耗與高密度的設計需求,相當適用於各種物聯網與穿戴式裝置應用。

對於需要長時間待機的電子裝置,為延長電池續航力,低功耗設計為首要門檻。為達到標準及滿足需求,智原透過低漏電記憶體周邊優化設計,將記憶體編譯器的功耗大幅降低,甚至在待機模式時,降低幅度達70%以上。功能強大的I/O元件庫在數位與類比介面都有提供,並有一套與5.0伏特介面相容的高壓I/O元件庫可供選擇。

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這些IO元件庫都是採用聯電高臨界電壓HVT核心元件所設計完成, 以達到降低漏電的功能,除了基礎IP之外,智原也開發完成了一些關鍵介面IP,包含採HVT設計的低功耗USB2.0,在閒置狀態下,相較於傳統方法所設計出的OTG PHY,可大幅降低65%的功耗。

智原科技市場處處長暨發言人顏昌盛表示:「針對低功耗的應用產品,智原從0.18微米、0.11微米、到現在的55奈米eFlash製程,與聯電始終保持非常密切的合作關係,以建構強大的解決方案平台,提供客戶採用。

智原奠基於長期以來所累積的IP開發實力以及對聯電製程的熟悉度,所以這次得以推出大幅降低功耗的矽智財。而隨著這項重大里程碑的達成,以及智原與聯電的持續合作,相信雙方的客戶都將能在最短的時間內,攫取物聯網市場的新興商機。

聯電矽智財研發暨設計支援資深處長林世欽表示:「聯電持續擴大在IP資料庫上的建構,以帶給物聯網晶片設計人員更滿意的低功耗效益。聯電55奈米低功耗SST eFlash技術已經被廣泛採用、有強大IP與設計資源投入、可供量產的製程。智原加入聯電55奈米製程平台解決方案,可協助客戶進一步擴展功耗導向的應用市場商機。

關鍵字: 聯電

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