台積電引領台灣半導體技術持續向前推進，下世代的重心，已非傳統的代工微縮，而是新領域的竄起，包括小晶片、異質整合等，讓投資市場出現可以關注的新標的！
【文／李純君】
疫情加速數位轉型，5G、HPC、物聯網等趨勢擴大對半導體晶片的需求，連帶加快半導體新技術的進程，包括小晶片（chiplet）、異質整合等半導體新技術真正被開始採用，而相關的先進封裝逐步量產，至於晶圓代工產業，龍頭廠台積電也將從原先的鰭式場效電晶體（FinFET），跨入閘極全環電晶體技術（GAA），與三星、英特爾展開另外一場競合爭霸。
Chiplet概念竄起
Chiplet小晶片，顧名思義，就是讓晶片更小，比如，把一顆CPU切成3～5個更小的晶片，然後再透過先進封裝整合為一顆功能完整晶片；亦即，將大尺寸多核心設計分散成不同的微小裸晶片，如處理器、類比元件、儲存器等，再用樂高積木的概念堆疊，以封裝技術做成一顆晶片。最早喊出Chiplet的是Intel和AMD，而AMD的Infinity Fabric技術堪稱小晶片的濫觴。
為降低功耗、提升效能，半導體代工製程持續推進，但成本也越墊越高，尤其半導體產業奉為圭臬的摩爾定律，當邁向3奈米後，已達物理極限，無法透過製程微縮解決所有問題，也因此，chiplet有望成為突破摩爾定律的一種方式，將電路分割成獨立小晶片，各自強化功能與縮小尺寸，最後透過先進封裝整合在一起。
值得注意的是，chiplet是種概念，是種晶片形式，而chiplet的後段，一定得仰賴先進封裝技術；目前主要運用小晶片整合封裝技術的大廠包含台積電的CoWoS/SoIC（System-on-Integrated-Chips）、Intel的2D封裝技術EMIB（Embedded Multi-die Interconnected Bridge）、Fovores 3D封裝技術，還有AMD的MCM（Multi-Chip-Module）晶片整合封裝等；而後續採用3奈米代工製程產出的晶片，有望成為主要進入此類技術的產品。
但chiplet屬於高單價、利基性市場，問題不少，包括，標準不一，不同規格與特性的晶片要封裝在一起，在散熱、應力、訊號傳遞上都是考驗。此外，小晶片只要其中一個晶片出問題，整個系統都會受影響，付出的代價很高，成本相對高，也因此，近三年內，採用的廠商家數與產出晶片的數量不會多，以AMD、英特爾為主，封測端則是台積電為主，日月光少量。
此外，因chiplet需要使用的載板數量變多了，因此生產EMIB載板的欣興，以及高階載板的景碩，均能同步受惠。另外因得採用先進封裝技術，相關設備供應商包括弘塑、萬潤及辛耘等也可分得一杯羹。
異質整合決定摩爾定律存續
隨著5G、AI等新興科技應用興起，半導體製程持續微縮，對封裝的要求也愈來愈高，具備高度晶片整合能力的異質整合封裝技術，被視為後摩爾時代下延續半導體產業發展的動能；具體來說，異質整合是透過3D設計，將不同性質的電子零件整合進單系統級封裝中，包括邏輯晶片、記憶體、射頻元件等。
SEMI台灣區總裁曹世綸指出，摩爾定律走到極限，加上電子設備輕薄短小的趨勢，異質整合成為新顯學，相關製程需求將大幅提升。而依據台積電卓越院士兼研發副總經理余振華分析，台積電在異質整合技術進入系統微縮階段，著重加強晶片間連結密度、封裝尺寸大小兩大方向，不過台積電必須面對兩個挑戰，第一是成本控制，第二是製程精準控制的程度。
鈺創董座盧超群默默推動異質整合已經10年了，在2021年12月中旬宣布，鈺創集團本來是一個零組件業者，但2021年也成為一個次系統的提供者，包含「次系統IC化」、「IC次系統化」，提供軟體、應用等予系統廠商使用；尤其鈺創推出全球第一顆採用WLCSP微型封裝技術的DRAM產品RPC DRAM，亦開啟新型商業模式，設計出Controller+DRAM的完整方案，這方案可採取異質整合的封裝形式。
愛普則攜手台積電、力積電成功量產異質整合技術，即VHM；這是一種將DRAM與邏輯晶片真正藉由3D堆疊進行封裝的異質整合技術，愛普提供VHM，包含客製化DRAM設計及DRAM與邏輯晶片整合介面之VHM Link IP，力積電負責客製化DRAM生產，而台積電提供邏輯晶片代工及後段的3D堆疊封裝。此類製程技術，將可陸續被導入AI、網通及圖像處理等特別需要大量頻寬的應用市場。
此外，不論chiplet、異質整合，都須透過後段的先進封裝完成，而創意近幾年隨AI、HPC需求強勁，也已成功拿下不少客戶的委託設計訂單，並採用台積電CoWoS或SoIC等先進封裝技術，因此也會是相關大趨勢下的受益廠商。（全文未完）
本文詳情及圖表請見《財訊快報 理財年鑑第202201期》
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