▲英特爾展示下世代電晶體微縮技術突破，將應用於未來製程節點。（圖／英特爾提供）
記者高兆麟／綜合報導
英特爾在今年 IEEE 國際電子元件會議（IEDM）上，研究人員展示了結合晶片背部供電和直接背部接觸的3D堆疊CMOS（互補金屬氧化物半導體）電晶體的最新進展，同時分享了最新晶片背部供電的研發突破，並率先市場在同一片12吋晶圓、而非在封裝上成功展示整合矽電晶體與氮化鎵（GaN）電晶體的大規模3D單晶，除此之外，英特爾也宣布將致力延續摩爾定律，2030年前要達成單一封裝內含1兆個電晶體。
英特爾資深副總裁暨元件研究部總經理Sanjay Natarajan表示：「我們正進入製程技術的埃米世代（Angstrom era），展望四年五節點的計畫，持續創新比以往更加重要。在IEDM 2023上，英特爾展示了推動摩爾定律的相關研究進展，凸顯我們能夠引入領先的技術，為下一代行動運算實現更進一步的擴展和高效電力傳輸。」
英特爾的元件研究團隊透過堆疊電晶體，將晶片背部供電推升到新境界，以實現更多的電晶體微縮和性能改善，同時也證明由不同材料製成的電晶體可以整合在同一晶圓上。最近發布的製程技術藍圖，包括PowerVia晶片背部供電技術、用於先進封裝的玻璃基板和Foveros Direct封裝技術，這些技術皆源於英特爾元件研究團隊，預計將在2030年前投入生產
在 IEDM 2023大會上，英特爾的元件研究團隊在矽晶片上置入更多電晶體，實現更高性能。研究人員已確立如何透過有效堆疊電晶體、持續達成微縮的關鍵研發領域，再結合晶片背部供電和背部接觸技術，推動電晶體架構技術發展。除了改善晶片背部供電和採用新型二維電子通道材料（2D channel materials），英特爾也將致力延續摩爾定律，在2030年達成單一封裝內含1兆個電晶體。
英特爾在 IEDM 2023 上野公布最新電晶體研究成果，成為業界首創可在小至60奈米（nm）的微縮閘極間距，垂直堆疊互補場效電晶體。堆疊電晶體可以縮減元件占用面積，達到效能最佳化，同時結合背部供電和直接背部接觸技術，凸顯英特爾在環繞式閘極場效電晶體領域的領導地位，展現超越RibbonFET的創新能力。
英特爾的願景不只是四年五節點，並確立了透過晶片背部供電繼續微縮電晶體規模所需的關鍵研發領域，英特爾的PowerVia將於 2024 年量產，是晶片背部供電的首波成果之一。在IEDM 2023大會上，英特爾元件研究團隊確立了在PowerVia之外延伸並擴展晶片背部電力傳輸的路徑，以及實現這些目標所需的關鍵製程進展。這項計畫更強調背部接觸和其他創新垂直互連的使用，以實現節省面積的裝置堆疊。
今年，英特爾在矽和GaN的製程整合方面也有所進展，成功展示一種用於電力傳輸的高效能、大規模積體電路解決方案，稱之為DrGaN。英特爾研究人員率先證明此技術性能良好，並有可能使電力傳輸解決方案能與時俱進、符合未來運算的功率密度和效率需求。
在IEDM 2023大會上，英特爾展示用於CMOS關鍵元件NMOS（n通道金屬氧化物半導體）和PMOS（p 通道金屬氧化物半導體）的高遷移率TMD電晶體原型。英特爾也展出世界上第一個環繞式閘極2D TMD PMOS電晶體，以及世界上第一個在 300 mm晶圓上製造的2D PMOS電晶體。
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